Lambatkan clock anda sehingga output yang anda buat (pembagian clock) bernilai 1 untuk setiap 4 denyut clock

Untuk menjawab kasus diatas, maka jawablah pertanyaan dibawah ini:

1. Gambarkan model Diagram state dari proses pembagi clock setiap 4 denyut clock
2. Buatlah diagram blok dengan Model implementasi yang ditunjukkan oleh diagram state
3. Buatlah tabel State Table dengan tipe Moore yang disesuaikan pada model implementasi
4. Bagaimana hasil K-Map berdasarkan tabel state untuk mendapatkan persamaan minimalisasi (sederhana) output

5.  Gambarkan Logika kombinasional dari persamaan sederhana yang didapat sebelumnya